Iron konfrontáció VHDL vs. Verilogban geekbrains - learning portál programozók
Röviden a nehéz választás a „vas” programozók.
Ha a fejlődő mobil alkalmazások, weboldalak, vagy hozzon létre egy játék, akkor valószínűleg nem tudja, hogy mit nyelveket, hogy valóban kap összehasonlítani, sőt úgy vélik, hogy ez nem a programozás. De ha életed van kötve FPGA (CPLD, FPGA), a kérdés azt a címet, mert akkor nem kell - a választás történik sokáig. Ezért igyekszünk, hogy ezt a szöveget szó szerint a kezében, és vezeti őket az első, a második, futólag kénytelen döntéseket.
Hardver leíró nyelvek
Az a 80 az integrált áramkörök elérték a szintet, amely leírja a munkájukat egyszerű bináris logika, szinte lehetetlen volt. Mikrokontroller rendszerek helyénvaló volt használni a már szert világszerte népszerűsége a C nyelvet, de több alapvető eszközök kifejlesztéséhez szükséges egy teljesen új nyelvet.
Az első jelentős képviselője lett Verilogban által fejlesztett Gateway Design Automation 1985. Óriási hatást gyakorol a nyelv volt mindegy C, akkor jön egy előfeldolgozó és azonnali megjelenése a kódot. A fő cél - nagyon nagy léptékű integrált áramkörök (VLSI), a számos logikai csomópontok, amely meghaladja a 10 ezer elemekkel.
VHDL nyelv párhuzamosan dolgoztak ki, és a fő vásárló volt a US Department of Defense. Ezen az alapon az alapja vették Ada nyelv, de bizonyos funkciók kölcsönzött Pascal. Scope eredetileg szélesebb, mint a Verilog VHDL alkotók fogant alkalmazandó valamennyi szakaszában logikai tervezés.
Mint már említettük, mindkét nyelv arra épül ismerős a legtöbb magas szintű nyelv, illetve szintaktikai és struktúra egészére ismerős. Itt látható a végrehajtását, vagy a nyelv VHDL:
Könyvtár IEEE;
használja ieee.std_logic_1164.all;
entitás OR_ent jelentése
port (x: a std_logic;
y: a std_logic;
F: ki std_logic
);
véget OR_ent;
építészet OR_arch a OR_ent jelentése
kezdődik
eljárás (x, y)
kezdődik
-- összehasonlítani igazság táblázat
if ((x = '0') és (y = '0')), majd
F <= '0';
más
F <= '1';
végén, ha;
end folyamat;
építészet OR_beh a OR_ent jelentése
kezdődik
De a megvalósítás vagy Verilog:
primitív or2_input (c, a, b);
kimenet c;
bemeneti a, b;
táblázat
// a b. c
1. 1;
. 1. 1;
0 0 0;
0 X. x;
x 0. x;
endtable
endprimitive
A bemutatott példák világosan mutatják a különbséget nyelveken: VHDL nagyon is érthető nyelven tervezett áramkör tervezők több kezdeti programozási megértést, Verilog - a programozók az alapvető ismereteket áramkört. Az első esetben, akkor csak meg kell festeni rendkívül végrehajtható intézkedés teljes megértése a folyamatok zajlanak, a második - időt és helyet, előnyben részesítve a gondolatok a szükséges funkciókat.
A jelenlegi patthelyzet
Ha megnézzük a népszerűségi TIOBE. Ezután mindkét nyelv korántsem a tetején. VHDL friss értékelése mindössze a 49. helyen, Verilog - bezárja tisztelt száz. Ha elsősorban a vizsgálatok eredményeit a megüresedett trud.com portálon. fordított a helyzet - Verilog VHDL játszik egy kis mozgásteret.
Emellett támogatja a Verilog azt mondja, hogy a modern módosítás - SystemVerilog. Ez egy sokkal kifinomultabb nyelvet, amelynek képességeit meghaladja a képességeit nem csak a hősök ezt a szöveget, de gyakran a jelenlegi igényeinek (az összehasonlítás, a különbség körülbelül ugyanaz, mint a C ++ és C).
Azonban szemszögéből személyes tapasztalat nyeri is a VHDL, egyszerűen annak a ténynek köszönhető, hogy a valószínűsége, hogy a programozás áramkör majd szembe sokkal magasabb, mint a fejlesztő, szakterülete a magas szintű nyelvek, hogy jöjjön le az FPGA programozást.