Melyik a jobb VHDL vagy Verilog
Verilog egy viszonylag egyszerű nyelven egy kisszámú funkcionális szavak. Javasoljuk, hogy használja azt a tanítás, mivel az alapvető szerkezete egyszerű és hozzáférhető. Verilog - szaknyelvi. VHDL és egyetemesebb, és gyakran használják nem csak a digitális áramkörök modellek, hanem a többi modell. De az egyszerűség és hatékonyságát ezen a nyelven egyértelműen veszít. Megjegyezzük, hogy a leírás a design VHDL szükségességét lényegesen több karakter. mint Verilog.
Ha azt szeretnénk, hogy először egy egyszerű, majd válassza a Verilog. Ez hasonló szintaxist a C nyelvet. Verilog tartják a leghatékonyabb az edzés első szakaszában, ez egy egyszerű design, de a hatékonysága az alkalmazás nem rosszabb, mint a VHDL, ami bonyolultabb számának legalább ASCII karaktereket. És a szakértők tanácsot, ezért tanulni először Verilog.
VHDL (nagyon nagy sebességű integrált áramkör Hardware Description Language) kidolgozott 1980-harmadik évben. A rend a Pentagon. A cél a megrendelés -, hogy képes legyen hivatalosan leírni a logika minden szakaszában, amikor a fejlődő elektronikus rendszerek. Jóváhagyása az első szabványos történt 1980-hetedik év, és az utolsó - a második évben a kétezret.
Verilog HDL által kifejlesztett Gateway tervezés Automaton belső nyelvi szimuláció. Cadence vásárolt Gateway 1980-kilencedik éve, és hagyja, hogy Verilog közkinccsé. Ez az első alkalom a meghatározása a nyelvi norma történt 1990-ötödik év, és az utolsó - a kétezer az első évben.
Bár a cím ezen nyelvek hasonlónak tűnik, Verilog HDL és VHDL - elvégre a különbségek sok. Itt vannak az alapok. Verilog - hasonló a C programozási nyelv (szintaxis, „ideológia”). Fenntartott kulcsszavak gyakorlatilag hiányzik, és az egyszerű alap kialakítás leegyszerűsíti a tanulmány, amely lehetővé teszi a használatát Verilog oktatási célokra. Ugyanakkor lenyűgözi a hatékonyság és a specializáció a nyelvet. A VHDL nagyobb rugalmasságot és szélesebb körű alkalmazása. Hogy a nyelv képes leírni nem csak a digitális áramkör, de a többi modell. Ugyanakkor elvesztette itt a hatékonyság és az egyszerűség. Ha leírjuk ugyanazt a szerkezetet a két nyelv, a VHDL kell használni 3-4-szer több karaktert (ASCII), mint a Verilog.